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摩尔定律的光明前景

更新时间:2020-01-10
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五十多年来,摩尔定律一直是半导体行业的指导原则。在那三十年中,我一直有幸在英特尔的技术开发部门工作-这让我得以鸟瞰那些使晶体管密度、性能和能源效率不断提高的突破性创新。虽然今天有许多人预测摩尔定律将要消亡,但我完全不同意。我相信,未来比以往任何时候都更加光明,与我职业生涯中任何时候相比,现在正在开发更多创新技术。

在最简单的层面上,摩尔定律指的是芯片上晶体管的数量每增加一倍。多年来,晶体管密度的指数增长一直保持着惊人的一致性,但在这一过程中有两件事发生了变化:我们如何实现这些密度增长,以及我们在产品层面上获得的好处。无论是更高的频率和更低的功耗,还是集成在芯片上的更多功能,摩尔定律已经适应并不断发展,以满足从大型机到移动电话的每一代技术的需求。随着我们进入无限数据和人工智能的新时代,这种进化将继续下去。

未来十年,哪些创新将推动摩尔定律?我相信可以将它们归为两大类:整体缩放和系统缩放。单片比例缩放可称为“经典”摩尔定律缩放,着重于在提高晶体管性能的同时减小晶体管特征尺寸和工作电压。系统规模的改进是通过小芯片,封装和高带宽chip-to-chip互连技术的进步帮助我们整合新型异构处理器的收益。

英特尔正在大力投资研究,以支持这两个载体。在最近于旧金山举行的世界顶级半导体工艺技术专家的年度聚会上,英特尔的工程师们展示了近20篇论文,展示了为下一代推进摩尔定律所做的开创性工作。下面是这些令人兴奋的技术选项的高级摘要。

整体缩放:新的维度

当前的英特尔处理器基于FinFET的晶体管结构,其中栅极在三个侧面围绕鳍形通道。随着英特尔工艺节点的发展,我们使鳍片更高,更窄,从而减少了达到给定性能水平所需的鳍片数量。尽管FinFET仍然有很长的寿命,但在不久的将来,该行业将过渡到一种新型的晶体管体系结构:全方位栅极(GAA)FET,其中栅极环绕所有通道。GAAFET具有多种潜在的实现方式,从细的纳米线到宽的纳米带。它们的共同点是能够将更多的高性能晶体管封装到给定的区域中,从而减小了设计人员用来构建新处理器的标准单元的宽度。

除了这种新的晶体管体系结构以外,另一种驱动单元面积缩放的方法是通过垂直堆叠晶体管器件。现代半导体由称为NMOS和PMOS的负电荷和正电荷晶体管的互补对构成。通过在PMOS器件顶部上单片堆叠NMOS器件,可以显着降低标准单元的高度,反之亦然。这可以通过堆叠FinFET,GAAFET或什至两者的组合来实现。

图:用于摩尔定律延续的晶体管结构和架构。

晶体管器件的单片堆叠不仅可以提高密度。这也是将多种材料集成在单个硅衬底上的强大方式,可显著提高性能,并为具有独特功能的全新类别的产品打开了大门。在IEDM上,Intel工程师展示了两种创新的单片集成方法。

在第一个示例中,我们的团队在更传统的硅FinFET NMOS器件层之上堆叠了基于锗的GAAFET PMOS器件层。锗是一种与硅具有许多相似特性的元素,但是由于与硅一起制造可能具有挑战性,因此锗在半导体芯片中的使用受到限制。但是,由于其晶格的结构,在晶体管通道中使用锗可以显着提高PMOS器件的开关速度,PMOS器件的工作速度通常比互补NMOS器件慢。整体处理使我们能够制造出具有创纪录性能的基于锗的PMOS器件,然后将其堆叠在基于硅的NMOS器件之上。

上图:通过Ge GAA PMOS(顶部器件层)和Si FinFET NMOS(底部器件层)的顺序异构集成实现的经过完全处理的3D CMOS晶体管结构的示意图(a)和截面图(b)。

第二个例子,另一个团队使用单片集成技术将标准的硅PMOS器件层堆叠在NMOS器件层的顶部,利用氮化镓构成的通道。氮化镓是一种被广泛认为是电力输送和射频(RF)应用(如下一代5G前端模块)的最佳材料。这些类型的芯片目前是作为独立的单元构建的,但是这项新技术可以使射频功能与标准的基于硅的处理器完全集成。

系统缩放:超越晶体管

继续推动摩尔定律的扩展需要集成制造过程的各个方面的改进,而不仅仅是晶体管层面的改进。几十年来,许多业内人士认为封装只是最后的制造步骤——在这里,我们进行处理器和

十年前,SoC集成的重点是在与高性能CPU相同的芯片中实现GPU和I / O功能。将来,先进的封装技术将用于将不同类型的处理器链接在一起,而不会强制它们共享单一制造材料或工艺节点。

这种类型的非集成可能看起来,至少在一开始,是与摩尔定律所要实现的目标相对立的,但是通过将每一种类型的处理器与它自己最适合的晶体管逻辑和设计实现相匹配而获得的性能和密度改进常常超过将一个单片芯片分割成更小的芯片所带来的负面影响。事实上,在他1965年的原始论文中,摩尔指出,“用较小的功能(分别封装和互连)构建大型系统可能更经济。”

英特尔已经部署了EMIB(嵌入式多管芯互连桥)和Foveros等技术,以二维和三维方式连接小芯片,例如将HBM放置在CPU和GPU之间(如在EMIB的Kaby Lake G中),或将HBM连接到英特尔即将面世的Lakefield处理器中使用的10nm计算芯片与22nm I / O芯片直接位于其下方。我们还计划通过一项称为Co-EMIB的技术将Foveros和EMIB结合在一起,该技术通过EMIB连接多个3D Foveros芯片,从而使Intel能够制造出比任何单片处理器都大得多的标线片尺寸的芯片,并可以扩展芯片设计比以前广泛得多。

英特尔已经超越了Co-EMIB,朝着称为Omni-Directional Interconnect的新标准迈进。使用诸如硅通孔之类的现有方法将芯片堆叠在彼此之上的问题之一是,您可以通过如此细小的导线推动的功率有限。ODI使用更厚的通孔进行供电,同时在部署3D面对面接合时提供与Foveros相同的功能。

ODI可用于连接多种配置的芯片,包括一个芯片被部分埋没,作为两个其他芯片之间的桥梁,完全埋没,甚至在两个稍微重叠的芯片之间,ODI用于更厚的电源柱之间,允许芯片更紧密地封装在一起。

集成3D处理器栈的能力提供了另一种提高硅密度的方法,这种方法完全与晶体管专用的摩尔定律“经典”概念脱钩。随着EUV的引入,传统的单片集成电路将在7nm处继续扩展,然后在5nm处继续扩展,但这并不是英特尔期望在密度和性能上不断改进的唯一领域。

推动英特尔未来摩尔定律扩展的改进不仅是由工艺节点的缩小或光刻技术的改进所驱动,而且还由参与设计过程不同部分的多个工程团队之间的协作所驱动。在这里,英特尔作为集成设备制造商(IDM)的独特地位是一项优势。由于英特尔生产自己的产品,因此设计英特尔处理器未来版本的设计团队与将要制造这些部件的工厂工程师之间有着密切的合作。我们可以选择调整体系结构以更好地匹配流程节点的功能,或者微调节点以匹配我们要在给定体系结构中提供的功能。

不可否认,我们在这个行业中面临着巨大的挑战,但摩尔定律的未来绝不是慢慢退化逐渐成为过时。拓宽了我们如何实现代际尺度改进的范围,拓宽了实现这些改进的可能选择。我从来没有像现在这样对摩尔定律的长期健康发展感到乐观。

(来源:内容由半导体行业观察(icbank)编译自「venturebeat」)

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